/RSTOピンと/INTピンはどちらもオープンドレインであり、グラウンドへの接続またはフローティングで問題ありません。
金属パッド部分は、内部の電気信号には接続されていません。フローティングのままにするか、グラウンドに接続してください。ただし、金属パッドの下にPCBのビアが露出するような配置は避けてください。
Status Registerの各ビットは、不揮発性または揮発性として書き込むことができます。不揮発性として書き込む場合、Write Enable (06h)コマンドを実行してからWrite Status Registerコマンド(01h/31h/11h)コマンドを実行します。揮発性として書き込む場合、Write Enable for Volatile Status Register (50h)コマンドを実行してからWrite Status Registerコマンド(01h/31h/11h)コマンドを実行します。
VCC値はVCCピンに印可されている電圧値です。例えば、VCCピンに3.3Vの電圧が印可されている場合、VIOの範囲は-0.6V～3.7Vとなります。
最も可能性の高い原因は、Status Registerの書き込み処理中に予期せぬ電源断または電源低下の発生です。
これは、VCC Ramp Up/Down時に/CSが意図せずLowとなり、コマンドが入力されてしまうことを防ぐことが目的です。VCC Ramp Up/Down中に/CSを確実にHighに設定できる場合は問題ありません。または、VCC Ramp Up/Down 中に /CS が Low になったとしても CLKピンへの入力が確実に停止されていれば問題ありません。
アプリケーションノート(AN0000035) W25Q01JV SpiFlash Stacked Die Usageをご参照ください。また、AN0000035のタイトルと内容はW25Q01JVとなっていますが、W25Q01NWにも適用されます。
55K~95KΩです。
パワーオンリセットが正しく実行されず、その後正常動作しない可能性があります。再度tPWDの期間VCCをVPWDより低い電圧にするか、VCCに0V印可してから再度電源投入してください。
Continuous Read ModeはオンチップECCの動作をサポートしていますが、Sequential Read ModeではオンチップECCの動作がサポートされていません。 また、Continuous Read Modeのデータ出力構造にはスペア領域が含まれませんが、Sequential Read Modeではスペア領域も出力されます。
デカップリング・コンデンサをチップのVCC/GND端子にできるだけ近づけて配置すること、そしてフラッシュメモリの下に大きなVCC/グランド・プレーンを設けることです。
考えられる原因としては、プログラム(書き込み)中の不安定・不十分な電源電圧、消去中の予期せぬ電源損失、あるいはメモリセルがすでに損傷している可能性があります。根本的な原因を特定するためには詳細解析が必要です。
1. N と Q の違い: 型番末尾Q の出力ドライブ強度は 25% か 50% です。型番末尾N の出力ドライブ強度は 75% です。
2. MとQの違い：型番末尾MのQEビットはデフォルトで0であり、1に変更可能です。QEビットが0のとき、/HOLD(IO3)端子はHOLD用の端子として機能し、Single SPIまたはDual SPIで利用可能です。QEビットが1のとき、/HOLD(IO3)端子はIO3用の端子として機能し、Single SPI、Dual SPI、Quad SPIで利用可能です。型番末尾QのQEビットは1に固定されており変更できません。/HOLD(IO3)端子はIO3用の端子として機能し、Single SPI、Dual SPI、Quad SPIで利用可能です。また、型番末尾MではQPI/DTR/連続読み出しモードの機能がサポートされておりますが、型番末尾Qではそれらの機能がサポートされておりません。
1. Status Register-1のTB/BP0/BP1/BP2/BP3とSR2のCMPビットで、保護するブロックの範囲を指定することができます。
2. Status Register-3のWPSビットを1に設定し、保護するブロックを個別に指定することができます。詳細はデータシート "個別ブロックメモリ保護(WPS=1) "を参照してください。
サポートしています。
1. OTP機能が付いた256 バイトのセキュリティ・レジスタを三つ搭載しております。セキュリティ・レジスタ・ロック・ビット（LB3、LB2、LB1）は、セキュリティ・レジスタへの書き込み保護制御と保護状態のステータスを示す機能を提供します。LB[3:1] のデフォルト状態は "0"で、セキュリティ・レジスタはアンロックされています。LB[3:1] は Write Status Register コマンドを使って個別に 1 に設定することができます。LB[3:1] はワン・タイム・プログラマブル（OTP）ビットで、1 に設定されると、対応するセ キュリティ・レジスタが永久に読み出し専用になります。
2. 特殊コマンドシーケンスによりメモリセルのOTPも可能です。特殊コマンドシーケンスに関するアプリケーションノート（AN0000003 SPIフラッシュ用特殊ワンタイム・プログラム）の詳細については、ウィンボンドにお問い合わせください。
これらは同じ製造プロセスによる製品ですが、RVシリーズでは一部の性能がJVシリーズよりも向上しています。詳しくは、マイグレーションガイドをご参照ください。
VCCは少なくとも100usの間、0.8V以下に保たれなければなりません。
(上記の仕様は、JV/JWシリーズ車載グレードのデータシートには記載されていますが、インダストリアルグレードのデータシートには記載がありません)
W25R256JVの/RESET端子にも内部プルアップ抵抗が実装されております。
W25N0xKxはBad Block Managementを搭載していないため、読み出しアドレスの範囲内にInitial Bad Blockが含まれていても、Initial Bad Blockからのデータも出力されてしまいます。そのため、SoC側でInitial Bad Blockから読み出されたデータを除外する処理が必要となります。
Sequential Read Modeでは、SoC側のECCエンジンによってビット・エラー訂正を実装することができます。このモードでは、1回のリード・コマンドで、メイン・エリアとスペア・エリアの両方を含むメモリセル・アレイ全体にアクセスできます。これは、コード・シャドーイング・アプリケーションに最適です。
型番末尾は、読み出しモードを示しています。U はSequential Read ModeがデフォルトでBuffer Read Modeへの切り替えも可能です。C と T はContinuous Read ModeがデフォルトでBuffer Read Modeへの切り替えも可能です。ＦとＧはBuffer Read ModeがデフォルトでContinuous Read Modeへの切り替えも可能です。EはBuffer Read ModeがデフォルトでSequential Read Modeへの切り替えも可能です。RはBuffer Read Modeのみサポートしており、他のRead Modeへの切り替えはできません。
消去中(20h/52h/D8h)は、リードステータスレジスタコマンド(05h/35h/15h)とリセットコマンド(66h/99h)のみが受け付けられ、読出しコマンド(03h/0Bhなど)は無視されます。消去中に他のブロックに対して読出しまたはプログラム(02h/32h)を行いたい場合は、消去/プログラムサスペンドコマンド(75h)を使用することで、読出しまたはプログラムを行うことができます。
ここでいうPcとは、最大CLK周波数から計算した最小CLK周期のことです。以下の計算ではCLK周波数が133MHzのときを例にしていますが、計算上の最小タイミングは45% * 1/133MHz=45% * 7.5ns=3.375ns ですので、tCLHとtCLLが3.375ns以上であれば問題ないということになります。
例えば、実際のアプリケーションにおいて電源電圧VCCがVPWDレベルまで落ちずに再度上昇した場合、シリアルNORフラッシュが正常に起動できない可能性があります。この時、正常状態に復帰させるには、リセットコマンド(66h/99h)の実行が必要です。電源投入直後にリセットコマンド(66h/99h)を実行することをお勧めします。
ステータスレジスタ-3のS23ビットを0から1に変更してください。ステータスレジスタ-3のS23ビットはHOLD/RSTビットと呼ばれ、セットした値により、端子番号7の機能を/HOLDまたは/RESETのどちらかに切り替え可能です。工場出荷時はHOLD/RSTビットに0が設定されており、端子番号7は/HOLD端子として動作します。HOLD/RSTビットが1の時、端子番号7は/RESET端子として動作します。 この使い方はW25QXXXMのみとなります。
QSPI (Quad SPI)はコマンドを1本のIO 端子で入力し、アドレスとデータは4本のIO 端子を通して入出力します。QPI (Quad Peripheral Interface)はコマンド、アドレス、データのすべてにおいて4本のIO 端子で入出力します。
QEビットが1に設定されている場合、/HOLDまたは/RESET端子の機能は無効になり使用できなくなりますが、/WP端子の機能はシングルSPIモードで動作するため、引き続き使用できます。
/CS端子へのプルアップ抵抗は必須で、標準的な値は 10KΩ です。/WP(IO2)端子および/HOLD(IO3)端子については、BOM コストの削減が重要な場合、プルアップ抵抗はオプションです。 Quad SPIモードを使用しない場合、意図せずHOLD機能が有効にならないように/HOLD(IO3)端子へのプルアップ抵抗を推奨します。
SOP8 150milと208milパッケージは、ランドパターンのフィンガーが十分な長さで設計できれば、同じパッケージレイアウトのランドパターンを共有できます。 WSON8 6x5mmと8x6mmパッケージも、パッドが十分な長さで設計できれば同じランドパターンを共有することも可能です。さらに、SOP8とWSON8は同じランドパターンを共有し、交換可能です。 結論として、ランドパターンが適切に設計されていれば、4つの異なる8ピンまたは8パッドパッケージすべてに同じPCB設計を使用できるという利点があります。 これにより、異なるプラットフォームの異なるパッケージのニーズに対応するためのPCB再設計の労力とコストを大幅に削減できます。
中央のパッドは構造的なもので、内部の信号には接続されていません。フローティングのままにするか、デバイスのグラウンド（GNDピン）に接続してください。中央のパッドの下にPCBビアが露出するような配置は避けてください。
プログラム/消去コマンドの実行前に必ずWrite Enable (06h)コマンドを実行してください。
/WP端子によるライトプロテクト機能はフラッシュメモリのメモリセルに格納されたデータを保護するためのものではなく、ステータスレジスタへの書き込みを保護します。ステータスレジスタの保護制御ビット（SRP）を最初に設定してから、/WP端子をハードウェア制御として使用する必要があります。/WP端子を使用しないソフトウェア制御保護も使用できます。詳細については、データシートの書き込み保護セクションを参照してください。
型番末尾がQのSerial NOR製品では、クワッドイネーブルビット（QE）はデフォルトで常に有効であり、無効にすることはできません。これは、クワッドSPIモードが常に利用可能であることを意味していますが、それと同時にシングルまたはデュアルSPIモードも有効となっています。シングルまたはデュアルSPIモードのコマンドがSerial NORに送信されると、それに応じてシングルまたはデュアルSPIモードでコマンドを実行します。
ウィンボンドのフラッシュメモリ製品のMSLはすべて3です。
ウィンボンドのフラッシュメモリ製品は、工場出荷時に全領域が消去された状態で出荷されますので不要です。
ステータスレジスタの "BUSYビット "を確認してください。BUSYが "0 "になれば、消去動作が完了したことを意味します。
W25R128JVが代替製品です。ウィンボンドは、すべてのW74MファミリーをW25R RPMCファミリーに移行しました。W74MとW25Rは、互換性があり置換え可能です。
リフロープロファイルは、ウィンボンドのウェブサイト、テクニカルサポートリンクよりご依頼いただけます。
https://www.winbond.com/hq/support/technical-support/?__locale=ja
ウィンボンドのフラッシュメモリ製品において、SOP16パッケージの14番端子は内部に接続されておりませんので、VCCを接続しても問題ありません。
PSRAMはPseudo－SRAMです。CRAMはCellular-RAMです。CRAMは業界のさまざまなアプリケーション向けで最も人気の高いPSRAMです。
JEDEC規格による正式名称はLPDDR（Low Power Double Data Rate）です。
実際には、LPDDR1とLPDDRは同じです。
Pseudo SRAMは通常１２８Ｍｂ未満で１６６ＭＨｚより低速な、小容量かつ低スループットのアプリケーションをターゲットとしています（ほとんどの場合は１３３ＭＨｚ用）。 それ以外の場合は、低電力DDRをご検討ください。
モバイルとスペシャリティDRAMの最も大きな違いは、モバイルDRAMが、特にスタンバイモードにおいて、省電力性を重視する点です。 セルによってパワーライズされている製品向けには、モバイルを推奨します。
DDR3はVDD = VDDQ = 1.5V±0.075Vで動作しています。
DDR3Lは電源= 1.35V（標準）VDD = VDDQ = 1.283V〜1.45Vで動作しています。 ウィンボンドのDDR3Lは、VDD = VDDQ = 1.5V±0.075Vと下位互換性があります。
512Kbから512Mbの容量帯のシリアルNORフラッシュを提供しています。
ウィンボンドは販売数や収益においてシリアルNORフラッシュ市場をリードしてきました。512Kbから512Mbまでの容量帯にてシリアルフラッシュを提供しています。これらの製品は、標準/デュアルおよびクワッドSPIにて利用可能です。より高いパフォーマンス用のQPIモードも同価格で提供しており、用途に合わせて使用するフレキシビリティをお客様に提供します。
クワッドSPIパワーアップとSFDP（シリアルフラッシュ検出可能パラメータ）は、弊社が提供するIntel PCの要件です。 高速書き込み、プログラム/イレーズ、サスペンド/レジューム、WRAPバーストリード、揮発性ステータスレジスタ書き込み、コンプリメントアレイ保護は、携帯電話などのアプリケーションをサポートする機能です。 これに加え、セキュリティ強化のために、OTPアレイとレジスタ、ソフトウェアやハードウェアのリセット、プログラマブル出力ドライブ、および独立したブロックロック機能を提供しています。
旧世代の3Vおよび2.5V製品の代替品である1Mbから4Mbまでの低容量ファミリ・W25CLが現在量産中です。また、として1.8V 製品も 1Mbから8MbまでEWファミリとして現在量産中です。3V製品・JVファミリも16Mbから512Mbまで、1.8V製品はJWファミリとして16Mbから512Mbまで現在入手可能です。
シリアルフラッシュ製品はさまざまな小型パッケージにて提供されています。208MilのSOIC8は最大容量向けでコストパフォーマンスに優れています。次に150Mil SOICパッケージが続きます。スモールフォームファクタアプリケーション向けで最も普及しているのは、6ｘ5㎜のWSON8や2x3㎜USON8です。8x6 mm BGAの製品は、ピンをプローブできないSTBのような安全なアプリケーション用で、256Mbや512Mbのような高容量品は8 x 6 mmのWSONまたは300MilのSOIC8パッケージで提供されます。 スペースに制約のあるアプリケーションには、業界最小パッケージのWLCSPや、KGD（Known Good Die）が人気です。
理想的な条件においてのシリアルNANDのクワッドモードリードパフォーマンスは、ONFI NANDのバイトモードとほぼ同じレベルです。 さらに、ウィンボンドのシリアルNANDはONFI NANDの2倍のデータ転送速度である「コンティニュアスリードモード」をサポートします。 そのため、シリアルNANDのリードパフォーマンスは、ONFI NANDより優れています。
NANDで新製品ファミリを開発しました。弊社のNORフラッシュ製品は最大512Mbですが、SLC NANDはこの容量をはるかに超えて、１Gb, 2Gb, 4Gbおよび8Gbとマイグレーションしていきます。シリアルNAND製品は同じSPIインターフェースを持つNOR製品の拡張となります。これら製品の多くはアプリケーションに応じて、コードに加えデータを格納するために使用されます。
NANDフラッシュは512Mb以上の容量のNORフラッシュに比べコストパフォーマンスが優れています。512Mb以上の大容量NANDフラッシュは従来、データ格納に使用されます。NORフラッシュは512Kbから512Mbの容量帯で、一般的にコード格納に使用されます。
DRAMタイプの選択は、SOC内のすべてのIPの計算帯域幅によって異なります。 すべてのIPがコンピューティングを必要とする量を計算する必要があります（通常ビデオアプリケーションはほとんどの帯域幅を占めます）。 決定したら、32または16 IO（通常）と、必要なスループットを達成するために使用する動作周波数の速度を選択できます。 DRAMのパッケージタイプもアプリケーション次第です。 KGDまたはパッケージ（ボール数）が最も一般的です。
従来のＤＤＲでは、ＤＬＬ（Delay Lock Loop）が一般的に使用されています。 LPDDRの場合、DLLは不要で、省電力に役立ちます。
LPDDR2は533MHz、LPDDRは200MHzです。
ONFI(Open NAND Flash Interface)は、NANDフラッシュメモリを構築、設計、または有効にする100社以上の企業で構成される業界ワークグループです。 これは、コンシューマエレクトロニクス製品、コンピューティングプラットフォーム、およびソリッドステートマスストレージを必要とするその他のアプリケーションへのNANDフラッシュの統合を簡素化することを目的としています。 NANDフラッシュのコネクタおよびモジュールのフォームファクタ仕様と同様に、標準化されたコンポーネントレベルのインタフェース仕様を定義します。
ＳＬＣはシングルレベルセル(Single Level Cell)を意味し、１ユニットのＳＬＣは１ビットの情報（0/1）しか格納できません。 ＭＬＣはマルチレベルセル(Multi Level Cell)を意味します。 MLCユニットは、2ビットの情報（00/01/10/11）を格納することができます。 したがって、MLCフラッシュデバイスはより低価格でより大容量です。 SLCフラッシュデバイスは、パフォーマンスと信頼性がMLCより優れています。
バッドブロックは、最低限必要なＥＣＣによって訂正することができるよりも多くの不良ビットを有する少なくとも１つのページを含むものです。 ブロック0、ブロックアドレス00hは出荷時に有効なブロックであることが保証されています。 デバイスが工場から出荷される前に、それは消去され、無効なブロックはマークされます。 1ページ目または2ページ目のスペア領域の先頭バイトには、最初のすべての無効ブロックに非FFhのマークが付けられます。
各ページは、主データ記憶領域と予備データ領域とから構成されています。 通常、メイン領域はユーザーデータまたはコード格納用に使用され、スペア領域はエラー管理機能用に使用されます。
はい、お取り扱いしております。弊社セールス部門または代理店に連絡し、製品注文情報を入手してください。
まず、双方の容量が同じかどうかを確認します。 その後、データシートの仕様をご確認ください。各ベンダーのデータ出力時間は若干異なる場合があります。他社DRAMから置き換えした後は、SoC構成でデータラッチ時間を微調整することをお勧めします。
DQリードとDQSの波形関係はエッジアラインです。 DQライトとDQSの波形関係は中央揃えです。
PCBレイアウトでA13をすでに予約しており、コントローラが2Gb DDR3 DRAMもサポートしている場合は、1Gb DDR3 DRAMを2Gb DDR3 DRAMに交換できます。 そして、ソフトウェア設定で2Gbデータシート定義として行/列アドレスを修正してください。
非同期モードでは、クロックをLOWに固定する必要があります。
省電力機能を備えたLPDDRは、主に携帯電話などのモバイルアプリケーションに使用されます。一般的に、モバイルアプリケーションはバッテリー駆動であり、電力消費は重要なポイントです。従来のDDRは主に通常アプリケーション向けです。
省電力機能を備えたLPDDR2は、主に携帯電話などのモバイルアプリケーションに使用されます。 一般的に、モバイルアプリケーションはバッテリー駆動であり、電力消費は重要なポイントです。 従来のDDR2は主に通常のアプリケーション向けです。
はい、1ビットECC NANDは、通常の操作において1エラービットしかないことを意味します。一般的に、NANDフラッシュの予備領域は少なくとも64バイトです。64バイトはファイルシステムから4ビットECCパリティとMETAデータを入れるのに十分な大きさです。したがって、ホストは4ビットECCアルゴリズムを使用し、4ビットECCパリティを1ビットECC NANDの64バイトの予備領域に配置可能です。
はい、ウィンボンドのシリアルNANDはコンティニュアスリードモードを提供します。これはSPI-NORによって使用される主要な読み出しコマンドと下位互換性があります。 レガシープラットフォームはこのモードでシリアルNANDからブートコードを読み出してシステムを立ち上げることができます。
通常、SPDコードはDRAMモジュールに使用されますが、弊社SPDファイルが必要な場合は、お客様のSPDファイルを提供していただき、SPDコードをウィンボンド用に変更します。
FAEにお問い合わせください。
ウィンボンドは、豊富な経験を活かし、お客様のプロジェクト成功に向け尽力します。ぜひお気軽にお問い合わせください。
第一に、システム性能を向上させるために52Mb/秒のデータ転送速度を提供します。 次に、8ピンの小型WSONパッケージにより、PCBのレイアウトとサイズが縮小されます。 第３に、ＳｏＣはまた、従来のパラレルＮＡＮＤインターフェースを取り除くことによってメモリインターフェースを単純化し、ピン数を減らすことができます。 全体として、システムパフォーマンスが向上し、システムBOMコストが削減されます。